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4b1c27e64f
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@ -33,7 +33,7 @@ struct ArmTranslatorVisitor final {
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IREmitter ir;
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ConditionalState cond_state = ConditionalState::None;
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bool TranslateThisInstruction() {
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bool InterpretThisInstruction() {
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ir.SetTerm(IR::Term::Interpret(ir.current_location));
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return false;
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}
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@ -80,6 +80,182 @@ struct ArmTranslatorVisitor final {
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return true;
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}
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u32 rotr(u32 x, int shift) {
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shift &= 31;
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if (!shift) return x;
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return (x >> shift) | (x << (32 - shift));
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}
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u32 ArmExpandImm(int rotate, Imm8 imm8) {
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return rotr(static_cast<u32>(imm8), rotate*2);
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}
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bool arm_ADC_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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u32 imm32 = ArmExpandImm(rotate, imm8);
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// ADC{S}<c> <Rd>, <Rn>, #<imm>
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if (ConditionPassed(cond)) {
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auto result = ir.AddWithCarry(ir.GetRegister(n), ir.Imm32(imm32), ir.GetCFlag());
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if (d == Reg::PC) {
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ASSERT(!S);
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ir.ALUWritePC(result.result);
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ir.SetTerm(IR::Term::ReturnToDispatch{});
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return false;
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}
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ir.SetRegister(d, result.result);
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if (S) {
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ir.SetNFlag(ir.MostSignificantBit(result.result));
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ir.SetZFlag(ir.IsZero(result.result));
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ir.SetCFlag(result.carry);
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ir.SetVFlag(result.overflow);
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}
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}
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return true;
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};
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bool arm_ADC_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_ADC_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_ADD_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_ADD_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_ADD_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_AND_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_AND_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_AND_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_BIC_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_BIC_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_BIC_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_CMN_imm(Cond cond, Reg n, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_CMN_reg(Cond cond, Reg n, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_CMN_rsr(Cond cond, Reg n, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_CMP_imm(Cond cond, Reg n, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_CMP_reg(Cond cond, Reg n, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_CMP_rsr(Cond cond, Reg n, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_EOR_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_EOR_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_EOR_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_MOV_imm(Cond cond, bool S, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_MOV_reg(Cond cond, bool S, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_MOV_rsr(Cond cond, bool S, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_MVN_imm(Cond cond, bool S, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_MVN_reg(Cond cond, bool S, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_MVN_rsr(Cond cond, bool S, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_ORR_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_ORR_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_ORR_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_RSB_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_RSB_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
|
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return InterpretThisInstruction();
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}
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bool arm_RSB_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_RSC_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_RSC_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
|
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return InterpretThisInstruction();
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}
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bool arm_RSC_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
|
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return InterpretThisInstruction();
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}
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bool arm_SBC_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_SBC_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_SBC_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_SUB_imm(Cond cond, bool S, Reg n, Reg d, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_SUB_reg(Cond cond, bool S, Reg n, Reg d, Imm5 imm5, ShiftType shift, Reg m) {
|
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return InterpretThisInstruction();
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}
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bool arm_SUB_rsr(Cond cond, bool S, Reg n, Reg d, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_TEQ_imm(Cond cond, Reg n, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_TEQ_reg(Cond cond, Reg n, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_TEQ_rsr(Cond cond, Reg n, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_TST_imm(Cond cond, Reg n, int rotate, Imm8 imm8) {
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return InterpretThisInstruction();
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}
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bool arm_TST_reg(Cond cond, Reg n, Imm5 imm5, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_TST_rsr(Cond cond, Reg n, Reg s, ShiftType shift, Reg m) {
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return InterpretThisInstruction();
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}
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bool arm_SVC(Cond cond, Imm24 imm24) {
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u32 imm32 = imm24;
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// SVC<c> #<imm24>
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@ -91,7 +267,7 @@ struct ArmTranslatorVisitor final {
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}
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bool arm_UDF() {
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return TranslateThisInstruction();
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return InterpretThisInstruction();
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}
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};
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